TP_2 M2 sisdig

  Tugas Pendahuluan 1

Modul 2 Sistem Digital






Modul 2 Percobaan 1 Kondisi 15

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=1, B2=0




gambar sebelum simulasi




gambar sesudah simulasi











Berdasarkan gambar rangkaian sebelumnya, diketahui prinsip kerjanya adalah sebagai berikut

Awalnya B1 terhubung dengan gound sehingga inputan pin S adalah logika 0 sedangkan B0 merupakan Clock sehingga inputan R berubah-ubah seiring waktu. Input J dan K terhubung dengan VCC sehingga masing masing pinnya berlogika 1. Pin CLK terhubung dengan B2 yang terhubung dengan VCC sehingga berlogika 1. Pin S dan R memiliki sifat aktif low yaitu hanya akan aktif jika inputannya berlogika nol sedangkan saat diberikan logika 1 maka tidak akan aktif. Dalam kasus ini karena pin S dihubungkan dengan logika nol maka pin S aktif (SET) sedangkan pin R yang berubah-ubah akan menyebabkan 2 kemungkinan 

        1. Jika S aktif, R tidak aktif

Kondisi ini disebut Set dikarenakan S aktif sehingga inputan lain seperti J,K, dan CLK tidak dihiraukan. Jadi, sesuai tabel kebenaran RS Flip Flop jika S=1 (aktif), R=0 maka Q=1 dan Q' yaitu kebalikannya sama dengan 0.

        2. Jika S aktif, R aktif

Dalam kondisi ini maka inputan yang berpengaruh adalah input JK dan CLK. Input JK berlogika 1 dalam artian kondisi ini disebut Toogle yang mana output Q dan Q' akan berubah ubah. Namun output hanya akan berubah ubah jika pin clock dihubungkan dengan input sinyal clock sedangkan dalam kondisi percobaan B2 hanya berlogika 1 sehingga keadaan output tidak sesuai dan menghasilkan output Q=1 dan Q'=1 (terlarang). Hal ini mungkin juga terjadi karena konsep gerbang logika yang digunakan.



File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet JK Flip Flop klik disin
Datasheet D Flip Flop  klik disini
Download Datasheet Switch klik disini