TP_1 M2 sisdig

 Tugas Pendahuluan 1

Modul 2 Sistem Digital






Modul 2 Percobaan 1 Kondisi 8

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care led diganti logicprobe


gambar Sebelum simulasi


gambar sesudah simulasi









Ketika Rangkaian diatur sesuai dengan kondisi yang dipilih, yaitu kondisi ketentuan input B0=0, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care. Output yang terjadi adalah semuanya output berlogika 1.
Pada rangkaian JK Flip Flop, ketika input B0 dan B1 yang terhubung masing-masing ke kaki S dan R berlogika 1 tetapi pada IC 74LS112 itu S dan R active low. Maka, didapatkan output Q dan Q' yang tidak berubah (kondisi awal Q=0 dan Q'=1). Namun, saat dipengaruhi oleh input J dan K yang masing-masing berlogika 0 dengan CLK yang aktif, maka IC menghasilkan output Q dan Q' yang tidak berubah, sehingga output Q=0 dan Q'=1.

Pada rangkaian D Flip Flop, ketika input B0 dan B1 yang terhubung masing-masing ke kaki S dan R berlogika 1 tetapi pada IC 74LS112 itu S dan R active low. Maka, didapatkan output Q dan Q' yang tidak berubah (kondisi awal Q=0 dan Q'=1). Saat dipengaruhi oleh input D yang berlogika 0 dan CLK tidak aktif, maka output yang dihasilkan tidak berubah (Q=0 dan Q'=1).


File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet JK Flip Flop klik disin
Datasheet D Flip Flop  klik disini