Laprak_1_M3




Laporan Akhir 1
Modul 3

1. Jurnal[Kembali]




Gambar 1. Jurnal Percobaan 1 Modul 3

2. Alat dan Bahan[Kembali]

2.1 Alat
a.. Jumper
Gambar 2. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 3. Modul De Lorenzo


2.2 Bahan (proteus) [kembali]

a. IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112


b. Power DC

Gambar 5. Power DC

c. Switch (SW-SPDT)

Gambar 6. Switch


d. Logicprobe atau LED
Gambar 7. Logic Probe


3. Rangkaian[Kembali]
Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

Gambar 8. Rangkaian Proteus




4. Prinsip Kerja[Kembali]

Pada rangkaian ini kita menggunakan JK Flip Flop, Logicprobe, dan Saklar SPDT
  • Rangkaian dibuat secara asinkronus counter karena hanya flip flop pertama yang clock nya langsung dikendalikan oleh sinyal clock, sedangkan yang lain bergantung pada output pada flip flop sebelumnya. 
  • Input J dan K pada semua flip flop dihubungkan ke VCC dan input CLK flip flop disesuaikan seperti pada gambar. 
  • Keadaan awal semua nilai adalah 0, ketika clock diberikan ke flip flop 1, terjadi falltime dan ouput berubah dari 0 ke 1, untuk ouput kedua karena masukan adalah 1, tidak terjadi perubahan, maka tetap 0,  begitupun seterusnya hingga counter terjadi

5. Video Percobaan[Kembali]






6. Analisis[Kembali]

Percobaan 1
 
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low ?
JAWAB:
ketika input set dan reset pada jk flipflop dihubungkan ke ground dan SR tersebut aktif low, maka flip flop akan direset atau di clear (atau menghasilkan Q=0 dan Q'= 1) karena level logikanya 0. makanya akan menyebabkan filip flop dalam kondisi reset dan counter tidak akan menghitung atau menyimpan data SR lepas dari konduisi low.

2. Apa yang terjadi jika output Q bar masing" flip flop dihubungkan ke input clock flip flop selanjutnya ?JAWAB:
Maka akan menghasilkan ripple counter dalam perhitungan mundur.apabila sinyal clock diberikan ke flip flop pertama maka nilai pada counter akan berkurang.






7. Download[Kembali]
Download Simulasi Rangkaian klik disini
Download Video klik disini
Download HTML klik disini
Download Datasheet JK Flip Flop klik disini
Download Datasheet LED klik disini
Download Datasheet Resistor klik disini
Download Datasheet Switch klik disini