Gambar 2.1 Module D’Lorenzo
Gambar 2.2 Jumper
3. Rangkaian Simulasi[Kembali]
Pada rangkaian JK Flip Flop, ketika input B0 dan B1 yang terhubung masing-masing ke kaki S dan R berlogika 1 tetapi pada IC 74LS112 itu S dan R active low. Maka, didapatkan output Q dan Q' yang tidak berubah (kondisi awal Q=0 dan Q'=1). Namun, saat dipengaruhi oleh input J dan K yang masing-masing berlogika 0 dengan CLK yang aktif, maka IC menghasilkan output Q dan Q' yang tidak berubah, sehingga output Q=0 dan Q'=1.
Pada rangkaian D Flip Flop, ketika input B0 dan B1 yang terhubung masing-masing ke kaki S dan R berlogika 1 tetapi pada IC 74LS112 itu S dan R active low. Maka, didapatkan output Q dan Q' yang tidak berubah (kondisi awal Q=0 dan Q'=1). Saat dipengaruhi oleh input D yang berlogika 0 dan CLK tidak aktif, maka output yang dihasilkan tidak berubah (Q=0 dan Q'=1).
1. Dalam percobaan modul dua tentang flip flop, dikenal beberapa kondisi pada flip flop Diantara kondisi tersebut adalah, X, Toggle,, dan terlarang. Jelaskan apa yang dimaksud dengan kondisi X, Toggle, →, dan terlarang beserta contohnya!
Jawab:Kondisi X, Toggle, →, dan Terlarang pada Flip-Flop:
- Kondisi X: Biasanya X menunjukkan kondisi "Don't Care" atau kondisi di mana nilai input tidak mempengaruhi output. Dalam tabel kebenaran, X berarti input tersebut bisa bernilai 0 atau 1.
- Kondisi Toggle: Kondisi di mana flip-flop mengubah (toggle) status outputnya dari logika 0 ke 1 atau sebaliknya. Contoh pada T flip-flop, ketika input T = 1 dan ada clock, output akan beralih (toggle) dari keadaan sebelumnya.
- Kondisi →: Biasanya menunjukkan arah transisi dari satu kondisi ke kondisi lain, misalnya dari 0 ke 1 atau dari 1 ke 0.
- Kondisi Terlarang (Invalid): Kondisi di mana input tidak valid atau menyebabkan hasil yang tidak diinginkan pada flip-flop. Misalnya, pada flip-flop SR, ketika S = 1 dan R = 1, kondisi ini dianggap tidak valid (terlarang) karena menghasilkan output yang tidak terdefinisi.
2. Dalam percobaan satu, apabila nilai BO dan B1 sama sama diberi logika 0, apa, output yang dihasilkan pada percobaan? Kenapa hal ini bisa terjadi? Apa penyebab dan akibatnya pada rangkaian?
jawab: output yang akan dihasilkan adalah berlogika 1 karena pada saat itu kondsi set dan reset menjadi aktif, jadi menyebabkan input yang masuk tidak memiliki pengaruh sama sekali terhadap outpiut yang diberikan
3. Pada percoban satu kondisi 1, 2, dan 3, terdapat kondisi X pada inputan B2, B3, B4, B5, B6, Apakah inputan ini akan mempengaruhi output yang dihasilkan? Jika iya, kenapa itu terjadi dan jika tidak, siapa sebenarnya yang mempengaruhi nilai outputnya dan kenapa?
jawab: inputan tersebut sama seali tidak memengaruhi output yang dihasilkan karena input tersebut diabaikan atau berada dalam kondisi “Don’t Care” (X), yang berarti output tidak akan terpengaruh secara langsung oleh input tersebut